master clock frequency
英 [ˈmɑːstə(r) klɒk ˈfriːkwənsi]
美 [ˈmæstər klɑːk ˈfriːkwənsi]
网络 主频
双语例句
- The normal idea to make up a digital controled oscillator ( DCO) of the digital phase locked loop ( DPLL) is to delete the pulses unwanted It need that the master clock frequency must be more faster than the output frepuency of the DPLL.
传统的数字锁相环（DPLL）多采用吞脉冲的方法来实现DCO，此方法要求工作频率远高于DPLL的输出频率。 - The test results showed that maximum master clock frequency up to 3 MHz and greater or equal 166 ns pulse width valid.
测试结果表明：该模数转换器的最高工作时钟频率可达3MHz；工作时钟的脉冲宽度只要不小于166ns就是有效的。